L'imballaggio avanzatu hè unu di i punti culminanti tecnologichi di l'era "More than Moore".Siccomu i chips diventanu sempre più difficiuli è costosi di miniaturisà in ogni nodu di prucessu, l'ingegneri mettenu parechje chips in pacchetti avanzati in modu chì ùn anu più da luttà per riduce.Questu articulu furnisce una breve introduzione à 10 di i termini più cumuni utilizati in a tecnulugia di imballaggio avanzata.
pacchetti 2.5D
U pacchettu 2.5D hè un avanzu di a tecnulugia tradiziunale di imballaggio 2D IC, chì permette una linea più fina è l'utilizazione di u spaziu.In un pacchettu 2.5D, i fusti nudi sò impilati o posti side-by-side nantu à una strata interposer cù silicu via vias (TSV).A basa, o strata interposer, furnisce a cunnessione trà i chips.
U pacchettu 2.5D hè tipicamente utilizatu per ASIC high-end, FPGA, GPU è cubi di memoria.U 2008 hà vistu Xilinx divide i so grandi FPGA in quattru chips più chjuchi cù rendimenti più alti è cunnetta questi à a strata di interposer di siliciu.I pacchetti 2.5D sò cusì nati è eventualmente sò diventati largamente utilizati per l'integrazione di u processore di memoria di banda larga (HBM).
Diagramma di un pacchettu 2.5D
imballaggio 3D
In un pacchettu 3D IC, i die logici sò impilati inseme o cù fustu di almacenamentu, eliminendu a necessità di custruisce grandi System-on-Chips (SoC).I fusti sò cunnessi l'un à l'altru da una strata interposer attiva, mentre chì i pacchetti 2.5D IC utilizanu bumps conduttivi o TSV per impilà cumpunenti nantu à a strata interposer, i pacchetti IC 3D cunnettanu parechje strati di wafers di silicu à cumpunenti chì utilizanu TSV.
A tecnulugia TSV hè a tecnulugia chjave attiva in i pacchetti IC 2.5D è 3D, è l'industria di i semiconduttori hà utilizatu a tecnulugia HBM per pruduce chips DRAM in pacchetti IC 3D.
Una vista trasversale di u pacchettu 3D mostra chì l'interconnessione verticale trà chips di siliciu hè ottenuta per mezu di TSV di rame metallicu.
Chiplet
Chiplets sò una altra forma di imballaggio 3D IC chì permette l'integrazione eterogenea di cumpunenti CMOS è non-CMOS.In altri palori, sò SoCs più chjuchi, ancu chjamati chiplets, piuttostu cà grandi SoC in un pacchettu.
Scompone un grande SoC in chips più chjuchi è più chjuchi offre rendimenti più alti è costi più bassi cà una sola matrice nuda.chiplets permettenu à i diseggiani di prufittà di una larga gamma di IP senza avè da cunsiderà quale nodu di prucessu aduprà è chì tecnulugia aduprà per fabricà.Puderanu aduprà una larga gamma di materiali, cumpresi silicu, vetru è laminati per fabricà u chip.
I sistemi basati in Chiplet sò custituiti da parechje Chiplets nantu à una strata intermediaria
Pacchetti Fan Out
In un pacchettu Fan Out, a "cunnessione" hè ventilata da a superficia di u chip per furnisce più I / O esterni.Aduprà un materiale di stampatura epossidica (EMC) chì hè cumplettamente incrustatu in a matrice, eliminendu a necessità di prucessi cum'è u bumping di wafer, flussing, muntatura flip-chip, pulizia, spruzzatura di fondu è cura.Per quessa, ùn hè micca necessariu una strata intermediaria, rendendu assai più faciule l'integrazione eterogenea.
A tecnulugia di fan-out offre un pacchettu più chjucu cù più I / O chì l'altri tipi di pacchettu, è in 2016 era a stella di a tecnulugia quandu Apple hà sappiutu aduprà a tecnulugia di imballaggio di TSMC per integrà u so processore di applicazione 16nm è DRAM mobile in un solu pacchettu per iPhone. 7.
Imballaggio fan-out
Packaging à Livellu di Wafer Fan-Out (FOWLP)
A tecnulugia FOWLP hè una migliione di l'imballaggio à livellu di wafer (WLP) chì furnisce più cunnessione esterne per chips di silicio.Implica l'incrustazione di u chip in un materiale di stampatura epossidica è poi custruisce una strata di redistribuzione d'alta densità (RDL) nantu à a superficia di l'ostia è l'applicazione di sfere di saldatura per furmà una ostia ricostituita.
FOWLP furnisce un gran numaru di cunnessione trà u pacchettu è u pianu di l'applicazione, è perchè u sustrato hè più grande di u fustu, u pitch di u fustu hè veramente più rilassatu.
Esempiu di un pacchettu FOWLP
Integrazione eterogenea
L'integrazione di diversi cumpunenti fabbricati separatamente in assemblee di livellu più altu pò rinfurzà a funziunalità è migliurà e caratteristiche operative, cusì i pruduttori di cumpunenti di semiconductor sò capaci di cumminà cumpunenti funzionali cù diversi flussi di prucessu in una sola assemblea.
L'integrazione eterogenea hè simile à u sistema in u pacchettu (SiP), ma invece di cumminà parechji fusti nudi nantu à un sustrato unicu, combina parechje IP in forma di Chiplets nantu à un sustrato unicu.L'idea basica di l'integrazione eterogenea hè di cumminà parechje cumpunenti cù funzioni diverse in u stessu pacchettu.
Certi blocchi tecnichi in una integrazione eterogenea
HBM
HBM hè una tecnulugia di almacenamiento standardizata di stack chì furnisce canali di larghezza di banda elevata per e dati in una pila è trà a memoria è i cumpunenti lògichi.I pacchetti HBM impilanu i muri di memoria è li cunnettanu inseme via TSV per creà più I / O è larghezza di banda.
HBM hè un standard JEDEC chì integra verticalmente parechje strati di cumpunenti DRAM in un pacchettu, inseme cù processori di applicazioni, GPU è SoC.HBM hè principalmente implementatu cum'è un pacchettu 2.5D per servitori high-end è chips di rete.A liberazione HBM2 affronta avà e limitazioni di capacità è freccia di clock di a versione iniziale di HBM.
Pacchetti HBM
Stratu Intermediu
A strata interposer hè u cunduttu attraversu quale i segnali elettrici sò passati da a fustella nuda multi-chip o tavola in u pacchettu.Hè l'interfaccia elettrica trà e sockets o connectors, chì permettenu i segnali per esse propagati più luntanu è ancu cunnessi à altri sockets nantu à u bordu.
A strata interposer pò esse fatta di siliciu è materiali organici è agisce cum'è un ponte trà u multi-die die è u bordu.I strati di interpose di siliciu sò una tecnulugia pruvata cù una alta densità di I / O di pitch fine è capacità di furmazione TSV è ghjucanu un rolu chjave in l'imballaggio di chip IC 2.5D è 3D.
Implementazione tipica di una strata intermedia di sistema partizionata
Stratu di redistribuzione
A strata di redistribuzione cuntene e cunnessione di cobre o allineamenti chì permettenu e cunnessione elettriche trà e diverse parti di u pacchettu.Hè una strata di materiale dielettricu metallicu o polimericu chì pò esse accatastu in u pacchettu cù un fustu nudu, riducendu cusì u spaziu I / O di chipsets grande.I strati di redistribuzione sò diventati una parte integrante di e soluzioni di pacchetti 2.5D è 3D, chì permettenu i chips nantu à elli per cumunicà cù l'altri utilizendu strati intermediari.
Pacchetti integrati chì utilizanu strati di redistribuzione
TSV
TSV hè una tecnulugia di implementazione chjave per e soluzioni di imballaggio 2.5D è 3D è hè un wafer pienu di rame chì furnisce una interconnessione verticale attraversu a fustella di wafer di siliciu.Percorre tutta a fustellata per furnisce una cunnessione elettrica, furmendu a strada più corta da un latu à l'altru di a fustella.
I fori passanti o vias sò incisi à una certa prufundità da a parte frontale di u wafer, chì hè tandu insulatu è pienu dipositu un materiale cunduttivu (di solitu ramu).Una volta chì u chip hè fabbricatu, hè diluita da a parte posteriore di l'ostia per espunisce i vias è u metallu dipositu nantu à a parte posteriore di l'ostia per cumprità l'interconnessione TSV.
Postu tempu: Jul-07-2023